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Computación y Sistemas

Print version ISSN 1405-5546

Comp. y Sist. vol.16 n.1 México Jan./Mar. 2012

 

Artículos

 

A Reorder Buffer Design for High Performance Processors

 

Diseño de un búfer de reordenamiento para procesadores de alto desempeño

 

José R. García Ordaz, Marco A. Ramírez Salinas, Luis A. Villa Vargas, Herón Molina Lozano, and Cuauhtémoc Peredo Macías

 

Microtechnology and Embedded System Laboratory, Centro de Investigación en Computación, Instituto Politécnico Nacional, Av. Juan de Dios Bátiz, s/n, Zacatenco, 07738, México DF, Mexico. Correo: jgarcia@cic.ipn.mx, mars@cic.ipn.mx, lvilla@cic.ipn.mx, hmolina@cic.ipn.mx, cperedo@cic.ipn.mx.

 

Article received on 01/02/2010.
Accepted on 15/04/2011.

 

Abstract

Modern reorder buffers (ROBs) were conceived to improve processor performance by allowing instruction execution out of the original program order and run ahead of sequential instruction code exploiting existing instruction level parallelism (ILP). The ROB is a functional structure of a processor execution engine that supports speculative execution, physical register recycling, and precise exception recovering. Traditionally, the ROB is considered as a monolithic circular buffer with incoming instructions at the tail pointer after the decoding stage and completing instructions at the head pointer after the commitment stage. The latter stage verifies instructions that have been dispatched, issued, executed, and are not completed speculatively. This paper presents a design of distributed reorder buffer microarchitecture by using small structures near building blocks which work together, using the same tail and head pointer values on all structures for synchronization. The reduction of area, and therefore, the reduction of power and delay make this design suitable for both embedded and high performance microprocessors.

Keywords: Superscalar processors, reorder-buffer, instruction window, low power consumption.

 

Resumen

El búfer de reordenamiento de instrucciones (ROB) fue conceptualizado para mejorar el desempeño de los procesadores al permitir ejecutar instrucciones fuera del orden original del programa y en avance al instante preciso de la ejecución secuencial, explotando el paralelismo que existe a nivel de las instrucciones ILP. El ROB es una estructura funcional de la máquina de ejecución de los procesadores para dar soporte a la ejecución especulativa, al reciclado de los registros físicos y a la recuperación precisa de excepciones. Tradicionalmente el ROB es considerado un búfer circular monolítico en donde las instrucciones entran en la dirección especificada por un apuntador de cola después de la etapa de decodificación y son terminadas en la dirección especificada por un apuntador de cabecera después de la etapa de finalización. El artículo presenta el diseño de un búfer de reordenamiento de instrucciones distribuido en pequeñas estructuras cercanas a los bloques funcionales con los cuales interactúan, usando los mismos valores de apuntadores de cola y cabecera por sincronía. La reducción de área y por consecuencia la reducción de consumo de energía y retardo hacen de este diseño apropiado para procesadores embebidos y procesadores de alto desempeño.

Palabras Clave: Procesadores súper escalares, búfer de reordenamiento, ventana de instrucciones, consumo de baja potencia.

 

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Acknowledgments

This work has been partially supported by grants under agreements SIP-20101320 and SIP-20101154 of the Graduate Studies and Research Department of the National Polytechnic Institute (IPN), Mexico, and by grants under agreements 124104 and 115976 of the National Council for Science and Technology (CONACyT), Mexico.

 

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