Abstract

CAMACHO NIETO, Oscar; VILLA VARGAS, Luis Alfonso; DIAZ DE LEON SANTIAGO, Juan Luis  and  YANEZ MARQUEZ, Cornelio. Diseño de Sistemas de Memoria Cache de Alto Rendimiento aplicando Algoritmos de Acceso Seudo-Especulativo. Comp. y Sist. [online]. 2003, vol.7, n.2, pp.130-147. ISSN 2007-9737.

La diferencia que existe entre el tiempo de ciclo de operación del procesador y el tiempo de acceso a memoria cada vez es mayor. El rendimiento de los procesadores se ha venido incrementando aproximadamente un 60% cada año debido a la reducción del tiempo de ciclo de reloj y al incremento del número de instrucciones ejecutadas por ciclo (IPC). Sin embargo, el tiempo de acceso a las memorias DRAMS sólo mejora un 10% por año, aunque la capacidad se duplica cada año y medio, según la Ley de Moore. Para reducir esta diferencia de tiempos se utiliza una organización de memoria jerarquizada con el objetivo de que el nivel cercano al procesador (cache) almacene temporalmente el contenido de la memoria principal que se prevé pronto será utilizado. Los factores que afectan el rendimiento son: el tiempo necesario para obtener un dato de la cache y el número de accesos que se resuelven directamente desde la cache. Este trabajo se centra en incrementar la frecuencia de aciertos y reducir el tiempo medio de acceso en la cache sin incrementar el tiempo de ciclo del procesador, manteniendo dentro de límites razonables la latencia de acceso. Usando la capacidad de predicción que presentan las referencias a memoria para guiar la gestión y acceso al primer nivel en caches de acceso secuencial, proponemos un esquema dinámico e inteligente para acceder a la cache de datos del primer nivel en un sistema jerarquizado. La evaluación muestra que el esquema propuesto, con respecto a la cache convencional de mapeo directo, reduce el tiempo promedio de acceso en 14.71%, 11.47% y 12.80% en capacidades de 8k, 16k y 32k, respectivamente. Asimismo, nuestro esquema mantiene una tasa de fallos similar a la de una cache convencional asociativa de dos vías.

Keywords : Memoria cache; acceso seudo-especulativo.

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