2.1 SAR ADC Nyquist

Comprender el funcionamiento de NS SAR es sencillo si se comienza analizando la estructura de un ADC SAR tradicional (Nyquist), el cual se muestra en la Fig. 4, e incluye una etapa de muestreo y retención, un comparador, un bloque de selección y ajuste lógico (para la conversión digital), un registro y un DAC (convertidor digital-analógico) que retroalimenta el valor de conversión (en formato analógico) para hacer una nueva comparación (con el valor de entrada). El sistema de conversión A/D se basa en un algoritmo de búsqueda binaria, y en cada ciclo de conversión se aproxima más al valor de entrada. Un diagrama del algoritmo puede verse en la Fig. 5. Una de las ventajas del SAR ADC es su implementación con poco hardware y de bajo consumo de potencia; una simplificación a nivel de bloques y de circuito es incluir el proceso de muestreo y retención en el DAC, e incorporar comparadores con diseños sin op-amps para beneficiar el ahorro energético. El DAC usualmente se construye con redes capacitivas (CDAC), por su facilidad de escalamiento y su sencilla construcción en el diseño de circuitos integrados. El formato Single-Ended para un CDAC de 4 bits se muestraen la Fig. 6. Nótese que se añade un capacitor dummy. El principio de operación está basado en la distribución de carga y la generación de voltajes ponderados, éstos mediante interruptores para construir un divisor de voltaje capacitivo. El sistema incluye dos fases: muestreo y conversión. La primera fase captura el valor de Vin, y se conectan todos los capacitores a través de S1, de tal manera que una placa del capacitor esté conectada a Vin y la otra a GND. En la etapa de conversión, porque se empieza con el midscale de N bits, el voltaje presente en la terminal inversora del comparador, Vx, estará determinado por Eq. (1); el divisor de voltaje en el primer ciclo se puede apreciar en la Fig. 7. Es importante señalar que se requieren N periodos de comparación para un SAR de N bits, por lo que en cada ciclo el comparador evalúa la diferencia de voltaje en la terminal inversora, modelada por Eq.(1), con el valor de la señal en la entrada no inversora, 0 V.

Figure 4 Esquemático de un ADC SAR tradicional.  

Figure 5 Diagrama de flujo del algoritmo de conversión de un SAR ADC.  

Figure 6 Single Ended CDAC de 4 bits.  

Figure 7 Divisor de voltaje capacitivo en el primer ciclo de conversión.  

Independientemente del esquema que se utilice para el muestreo (bottom plate o top plate, Fig. 8), las implementaciones del CDAC son completamente diferenciales (ver Fig. 9), porque se beneficia del rechazo de ruido en modo común, pero sobretodo de una mejora en el rango de voltaje de la señal, ya que se duplica la excursión de la señal sin duplicar el voltaje de entrada. Las señales de entrada diferencial pueden definirse como en Eqs. (2)-(3), siendo x un valor definido de voltaje, mientras que la referencia de voltaje se “divide” para aprovechar los beneficios de una implementación diferencial; guardan las relaciones mostradas en Eqs. (4)-(5).

Figure 8 Muestreo CDAC de 5 bits a) top plate y b) bottom plate.  

Figure 9 Fully-differential CDAC de 4 bits.  

El principio de operación de una estructura diferencial es similar a la versión Single-Ended, pero ahora se considera en el análisis la red capacitiva idéntica que se añade en la terminal no inversora, y que procesa la señal “negativa”. Después de la fase de muestreo (en ambas redes), nuevamente se comienza en el midscale de N bits. Por ejemplo, en el esquema de 4 bits mostrado en la Fig. 9, la red superior tendrá el capacitor 8C conectado a Vrefp, y los demás capacitores conectados a Vrefn, i.e., la palabra digital 10000, mientras que la red inferior tendrá siempre el complemento, en este caso, la palabra digital 01111. De esta manera los voltajes en el comparador están determinados por Eqs. (6)-(7). El comparador evalúa si vxn<vxp y la salida será un ‘1’ lógico, caso contario será un ‘0’ lógico.

Ahora bien, dependiendo del resultado de esa comparación, será el nuevo valor de palabra digital a evaluar en el siguiente ciclo. Supóngase que el resultado de comparación fue ‘1’, por lo que ahora en el siguiente ciclo la evaluación siguiente será 11000 para la red superior y 00111 para la red inferior. Así, las redes capacitivas modifican su divisor de voltaje y ahora tendremos los voltajes modelados en Eqs. (8)-(9) a la entrada del comparador; este proceso se repite N veces. Un esquema completo del algoritmo de búsqueda binaria completamente diferencial de 4 bits puede apreciarse en la Fig. 10. Finalizado el proceso de conversión tendremos la conversión A/D. Sin embargo, la exactitud de la conversión estará determinada por el proceso de cuantización (y por la resolución), y al ser éste un proceso no lineal, queda un voltaje residual debido a la diferencia entre la entrada muestreada y la estimación digital de conversión (en formato analógico). Al final de la conversión habrá una diferencia, o error de cuantización, <1 LSB. Un problema abierto es reducir más ese valor, de tal manera que incremente la resolución del ADC sin sacrificar BW.

Figure 10 Algoritmo de búsqueda binaria Fully-differential en CDAC de 4 bits.  

2.2 Procesamiento del error de cuantización: Noise Shaping SAR ADC

Hasta ahora se ha descrito el proceso para la conversión A/D en un SAR, en el cual hay un error de cuantización o voltaje residual. La Fig. 11 ilustra los voltajes de comparación en cada ciclo de un SAR ADC de 10 bits. Con el avance natural en el proceso de conversión, los voltajes se acercan más a VCM, y al final, en un ciclo extra, podrá determinarse el error de cuantización en formato diferencial. Dicho lo anterior, ?‘puede aplicarse la técnica de sobremuestreo y retroalimentacion del error de cuantización (como sucede por ejemplo, en un modulador Δ-Σ) al SAR ADC?

Figure 11 Proceso de conversión diferencial de un SAR ADC de 10 bits.  

El rasgo distintivo de un NS SAR es el muestreo y procesamiento del voltaje residual del CDAC (error de cuantización), y aplicar la técnica del conformado del ruido utilizando un filtro. La técnica distribuye no sólo el ruido de cuantización fuera del ancho de banda de interés, sino también conforma el ruido del comparador. Esa distribución, del ruido suele ser de tipo pasa-altas, aunque también hay tipo pasabanda. Ese residuo, o error de cuantización, es añadido a la línea de conversión para realizar un conformado del ruido, donde la síntesis de las diversas arquitecturas propuestas, tienen preferencia a aquellas que incluyen un bajo consumo pero que también beneficie al incremento en el SNDR, SNR y ENOB. Un NS SAR consta de una estructura SAR, un filtro de retroalimentación para el procesamiento del voltaje residual y un punto de suma para la adición del error de cuantización a la línea de conversión. Existen dos arquitecturas principales para la implementación del filtro de lazo y procesamiento del residuo: Error Feedback (EF) y Cascade Integrator Feed-Forward (CIFF), ilustrados en la Figs. 12, y 13, respectivamente. La diferencia es que en EF el error es muestreado, procesado y retroalimentado a la señal de entrada, mientras que en CIFF la suma se realiza en el comparador dinámico multi-entrada ^{[11, 12]}.

Figure 12 Esquemático de un Error Feedback NS SAR.  

Figure 13 Esquemático de un Cascade Integrator Feed-Forward NS SAR.  

2.3 Implementaciones del noise shaping SAR ADC: Error-Feedback y cascade integrator Feed-Forward

El diagrama a bloques simplificado de las estructuras EF y CIFF se presentan en las Figs. 14-15, respectivamente. El análisis de la función de transferencia de la señal y del ruido pueden deducirse de esos diagramas, obteniendo Eqs. (10) y (11) para EF y CIFF, respectivamente. Nótese que en ambos casos, la función de transferencia de la señal STF(z), es unitaria. La función de transferencia del ruido NTF(z), puede identificarse como aquel factor que acompaña al error de cuantización EQ(z), siendo (1-HEF(z)z-1) para EF y (1+HCIFF(z)z-1)-1 para CIFF. Así, para EF el filtro a implementar será tipo Finite Impulse Response (FIR), por tratarse de ceros en el numerador, mientras que en CIFF el filtro será tipo Infinite Impulse Response (IIR) (alta ganancia, como un integrador).

Figure 14 Diagrama a bloques de estructura EF NS SAR.  

Figure 15 Diagrama a bloques de estructura CIFF NS SAR.  

Las implementaciones EF se caracterizan por requerir de un punto suma para añadir el error a la señal muestreada, y es la síntesis de este bloque crucial en el diseño, ya que determina en buena medida la eficacia de la NTF ^[11]. La implementación del filtro de lazo puede ser de naturaleza activa (basadas en op-amps, g _m - C, entre otras), pasiva (capacitor stacking) o hasta dinámica (amplificadores dinámicos y puntos de suma, como en los comparadores multi-entrada, usados en CIFF). La implementación reportada en ^[13] presenta un esquema completamente pasivo, utilizando la distribución de carga para implementar el punto suma, una combinación de integración pasiva con interruptores y capacitores, y un comparador multi-entrada. Sin embargo, la propia estructura presenta atenuación, lo que implica que no se alcance el valor deseado de NTF(z). Para solucionar este problema, se ha propuesto el uso de amplificadores dinámicos de bajo consumo de potencia (DA) para otorgarle ganancia al residuo antes del proceso de integración. Sin embargo, cuando se utilizan DA, la sensibilidad a variaciones PVT (proceso, voltaje y temperatura) incrementa, y se requiere calibración digital para compensar ese problema. Algunos reportes recientes ^{[14, 15]} han incorporado un buffer de ganancia unitaria en lugar de muestreo pasivo para conseguir una NTF sin pérdidas. En esos trabajos destaca el uso de esquemas ping-pong para el switcheo, lo que facilita las implementaciones completamente pasivas. La Tabla I presenta una comparativa de importantes implementaciones EF reportadas.

La última métrica permite una comparación puntual entre el desempeño de los ADCs. Esta es la Figura de Mérito (FoM) y representa una relación entre la resolución, la velocidad de conversión y el consumo de potencia. Existen 2 principales FoMs para ADCs, la FoMW de Walden (12), y la FoMS de Schreier Eq. (13). Las unidades de la primera son J/conv-step y de la segunda, decibeles. Un valor de FoM más bajo indica un valor más bajo en el consumo de energía con el mismo rendimiento de ruido, que también implica un menor consumo general de energía ^[17].

Ahora bien, es importante señalar que el número de implementaciones CIFF es mayor que EF. De hecho, el primer reporte de un NS SAR fue una estructura CIFF, presentado por ^{Fredenburg y Flynn en 2012 [18]}. En la práctica, el filtro implementa FIR-IIR para el procesado del voltaje residual, ya que la etapa IIR aporta ganancia adicional. CIFF se caracteriza por presentar mayor tolerancia a variaciones de ganancia, a pesar de ser poco más compleja en el diseño que EF. Nótese que en una implementación CIFF, para que el ruido de cuantización en Eq. (11) tenga una característica pasa-altas como en EF, HCIFF(z) multiplicado por z ^-1 debiera tener la naturaleza de un integrador (z-1/1-z-1). Esta respuesta es una representación ideal (con un integrador de muy alta ganancia), pero en la práctica no sucede así. Una ecuación que modela de mejor manera las pérdidas es Eq. (14). Con un valor de α grande, el cero de NTF(z) se ubica más cerca del círculo unitario, como se ilustra en la Fig. 16, lo que permitirá un efecto de conformado de ruido más definido. Sin embargo, para lograr un α de mayor valor, se requiere una transferencia de carga precisa en el integrador ^[19], que generalmente se basa en el uso de OTAs de alta ganancia y ancho de banda para evitar pérdidas. Este tipo de implementaciones contrapone la filosofía original de un NS SAR de ofrecer un bajo consumo de potencia y que sea escalable en tecnologías CMOS y es por eso que, independientemente si es para una estructura EF o CIFF, la implementación del filtro ha tenido muchas variantes, pudiendo ser, fundamentalmente de tipo pasiva o activa. Una comparativa de las implementaciones CIFF es presentada en la Tabla II.

Figure 16 Representación de α en un círculo unitario.  

En cuanto a las implementaciones activas, destacan aquellos integradores con op-amps y capacitores conmutados (SC), como los reportados en ^{[18, 24]}. Una aproximación de 3 ^er orden activa propuesta en ^[25], puede apreciarse en la Fig. 17. Este trabajo es importante porque utiliza el duty cycling como técnica para disminuir el consumo de potencia. En las implementaciones pasivas, el tema es que no dispone de ganancia, y en busca de superar este inconveniente, son el comparador dinámico multi-entrada basado en DAs y el capacitor stacking las arquitecturas principales (Figs. 18-19), ya que ofrecen amplificación de bajo consumo, y bajo estas características se desprenden desarrollos interesantes en ^{[26, 27]}. Sin embargo, la ganancia del DA es sensible a variaciones de PVT. La calibración digital se utiliza para garantizar la robustez de PVT, pero aumenta la complejidad del diseño y conlleva tiempo para converger ^[28].

Figure 17 Ejemplo de una implementación activa SC con filtro de lazo de 3 ^er orden ^[25].  

Figure 18 Comparador multi-entrada basado en DAs.  

Figure 19 Esquema de capacitor stacking como doblador de voltaje.  

También se ha apostado por diseños que incluyan buffers^[29] para el manejo de la atenuación debido a la transferencia de carga, la topología source follower es común, pero también hay versiones modificadas como la descrita en ^[30]. Otros trabajos incluyen un preamplificador, como se menciona en ^[31], pero también arquitecturas pseudo-diferenciales de circuitos basados en inversores [20]. El esquema de una implementación completamente pasiva es reportado en ^[32] y se presenta en la Fig. 20. Aquí solamente con interruptores, capacitores y el comparador dinámico multi-entrada se consigue el conformado del ruido de 2 ^do orden. Además incluye la técnica del Tri-Level Voting para los dos últimos bits y compensar el ruido en el comparador. Finalmente, es importante señalar que recientes trabajos incorporan al Closed-Loop DA^[21] y al Ring Amplifier^[33] como estructuras promisorias debido a su robustez.

Figure 20 Ejemplo de una implementación totalmente pasiva de 2 ^do orden ^[32].  

Es bien sabido que la implementación de órdenes mayores en la NTF(z) de EF (mayor a 2) es complicada porque los coeficientes del filtro FIR aumentan en cantidad y son más sensibles a la variación. Por eso, se han propuesto arquitecturas anidadas en cascada ^[34], donde se consigue un orden 4 conectando dos filtros EF de 2 ^do orden. También se han reportado implementaciones híbridas de 3 ^er orden que combinan EF y CIFF ^{[35, 36]}, donde se incluye tanto la retroalimentación como la suma feed-forward. Los resultados muestran una mejora en la robustez del sistema al mismo tiempo que elimina los problemas del offset. Y porque existe flexibilidad en la implementación del filtro IIR, también se ha apostado por propuestas que incluyan resonadores, CRFF (Cascade Resonator Feed-forward), como el desarrollo que implementó la conexión en cascada EF ^[37], pero también la que incluye el resonador en una arquitectura híbrida (activa-pasiva), alcanzando una mejora en BW ^[38]. Una comparativa de las implementaciones puede apreciarse en la Tabla III.

2.4 Simulaciones de Noise Shaping

El beneficio que aporta el sobremuestreo reside en que se puede filtrar y eliminar el ruido que cae fuera de la banda de interés de todas las fuentes generadoras de ruido. Sin embargo, es necesario procesar el ruido que cae en la banda. El procesado de ese ruido es con el conformado del ruido y con sobremuestreo, el cual se ha abordado anteriormente para un SAR ADC. El lector podrá preguntarse, y ¿cómo saber que la técnica del conformado del ruido ha sido correctamente realizada? ¿Qué forma o gráfico esperar?

Como caso ilustrativo, considérese un SAR ADC de 10-bit core, Fs=100 MHz, amplitud=0.45 V, offset=0.5 V y BW de 1 MHz simulado de manera comportamental en MATLAB-Simulink( ^[39]. La señal de salida del ADC es procesada para obtener su respuesta en frecuencia y su gráfica puede ser apreciada en la Fig. 21 donde se muestra la densidad espectral de potencia con las métricas SNDR, SNR y ENOB para el SAR ADC tradicional (Nyquist). Nótese cómo la potencia del ruido está distribuida en todo el rango de frecuencias y se mantiene alrededor de -120 dB. Si se adopta una estructura EF y se retroalimenta el error de cuantización a la señal muestreada de entrada, se consigue el conformado del ruido de 1 ^er orden, presentado en la Fig. 22a)-b). No olvidar que debe definirse una OSR para que el conformado de ruido tenga sentido. Para propósitos ilustrativos, se ha establecido en 16, aunque OSRs comunes para NS SAR rondan entre 4 y 8. De las gráficas mencionadas, es importante notar dos características: la pendiente del conformado del ruido (20 dB/década), y dentro del BW de interés (1 MHz) el ruido presenta una atenuación mayor en comparación con el SAR Nyquist. También nótese el incremento en los valores de las métricas de desempeño, aproximadamente 30 dB en SNDR y SNR y de poco más de 5 bits de ENOB.

Figure 21 PSD sin noise shaping.  

Figure 22 PSD con noise shaping de 1 ^er orden. a) Escala lineal y b) Escala semi-logarítmica.  

Ahora bien, ¿cómo obtener implementaciones NTF(z) de órdenes mayores? Retómese (10), que es el modelo EF mostrado en la Fig. 14. Se ha visto que si HEF(z) es equivalente a la unidad, y únicamente se retroalimenta el error de cuantización con un retardo, se logra un conformado de 1 ^er orden. ?‘Cuánto debiera valer HEF(z), para tener un conformado de 2 ^do orden, (1-z-1)2? Si se implementa un filtro que modele (2-z-1), como se puede apreciar en (15), NTF(z) conformará el ruido de cuantización a razón de 40 dB/década, como se muestra en la Fig. 23. De manera similar, para conseguir una NTF(z) de 3 ^er orden, HEF(z) debe valer (3-3-z-1+z2), como se aprecia en 16. La Fig. 24 presenta la gráfica del PSD para una implementación de 3 ^er orden. Nótese cómo en las implementaciones de órdenes mayores, las métricas incrementan, puesto que el ruido que se concentra dentro del ancho de banda de interés, disminuye de valor, i.e., alcanza valores más negativos.

Figure 23 PSD con noise shaping de 2 ^do orden.  

Figure 24 PSD con noise shaping de 3 ^er orden.  

3.1 Mismatch en CDAC

Los capacitores ponderados del CDAC, se fabrican de dos maneras en tecnologías MOS: metal-aislante-metal (MIM) y metal-óxido-metal (MOM). Ambos están sujetos a las variaciones en los parámetros físicos (por efecto del proceso de fabricación) y a los gradientes de concentración y son causantes del error que contribuye a la no linealidad del CDAC. Al no tener valores exactos del capacitor (y sus ponderaciones), se generan anchos de códigos de conversión no uniformes, lo que impacta de manera directa en métricas como la distorsión armónica, SFDR (rango dinámico libre de espurias), SNDR, y por lo tanto a la fiabilidad de conversión. Esto es porque la capacitancia unitaria se busca que sea mínima para beneficiar el consumo de potencia. En contraste, conforme las tecnologías escalan las capacitancias unitarias son de un valor menor, incrementando la desviación estándar. Por ende el error también aumenta, llegando a ser tan severo que el error de conversión (después de la calibración) puede ser mayor a 1 LSB ^[40]. De manera ilustrativa puede verse la no linealidad del proceso de conversión en la Fig. 25. La necesidad de incorporar técnicas que mitiguen el impacto y manejen los efectos del mismatch, es evidente. Para apreciar el impacto del mismatch en el NS SAR, la Fig. 26 muestra el PSD del EF NS SAR presentado en la Fig. 22, pero con un mismatch capacitivo en el CDAC de 1%. Nótese que las métricas han disminuido respecto al desempeño mostrado en la Fig. 22, SNDR en aproximadamente -9 dB y ENOB con -1.5 bits.

Figure 25 Función de transferencia con características lineales y no lineales  

Figure 26 PSD con mismatch del 1% en una implementación EF de 1 ^er orden.  

La SFDR es la relación entre la amplitud de la señal de entrada y la amplitud de la señal espuria de mayor magnitud en el rango de frecuencia de interés. Idealmente, una señal pura tiene la potencia concentrada en su frecuencia fundamental. Sin embargo, por la no linealidad de los componentes, se tiene un valor no deseado de distorsión del tercer armónico en arquitecturas completamente diferenciales ^[1]. La Fig. 27 presenta distintos valores de SFDR reportados para diferentes arquitecturas de convertidores. Con el uso de técnicas de corrección, se han alcanzado 112 dB en NS SAR ^[25].

Figure 27 Evolución del SFDR con el paso de los años en las diferentes arquitecturas de ADCs.  

Hoy día existen diversas técnicas para la corrección del mismatch (ver la Tabla IV). Aunque el incremento del área en capacitores resuelve el problema del mismatch, no es viable porque no es escalable. La calibración digital (foreground y background) es una técnica común; aquí se requiere conocer previamente una estimación del error debido a mismatch. LMS (Least Mean Squared) ^{[16, 40, 41]}, es un método de calibración digital que ha generado valores notables de SFDR.Su funcionamiento se basa en que obtiene el peso exacto de cada capacitor en la red CDAC (a partir de los resultados de conversión) y corrige los errores con los pesos calibrados. Este método es muy popular porque es en el dominio digital, sin retroalimentación a los circuitos analógicos. Con las técnicas digitales se han alcanzado valores de hasta 105 dB de SFDR ^[22].

También se ha apostado por el Mismatch Error Shaping (MES). Esta es una implementación analógica y se han reportado valores de hasta 105 dB de SFDR ^[42]. Su principio de operación se centra en que el error por mismatch es retroalimentado y conformado con una función de filtrado pasa-altas, (1-z-1). Para lograrlo, la clave es preestablecer los LSBs de CDAC en NS SAR antes del muestreo, de modo que el error de mismatch de conversiones anteriores se capture durante el muestreo, como se aprecia en la Fig. 28. Nótese que el MSB no se retroalimenta, i.e., se conserva de manera natural a GND, ya que se supone que es una referencia precisa. Después se resetean los LSBs y la conversión natural continua ^[24]. La idea general es que los LSBs preestablecidos de la conversión anterior se resten luego de la señal actual ^[12] y se consiga el conformado de 1 ^er orden (17). También,se pueden añadir LSBs de redundancia para corregir el llamado DAC settling.

Figure 28 MES de 1 ^er orden. Etapa de muestreo y etapa de reset de los LSBs.  

Un inconveniente de utilizar MES, es el llamado overrange, producido por el voltaje extra que es añadido a la entrada del convertidor, que en teoría no se debiera exceder los límites de VLSB de -1/2Vref y +1/2Vref ^[43]. Es por ello que las recientes técnicas de MES han adoptado un proceso predictivo de dos o tres niveles para corregir el overrange y compensar el voltaje extra. En los trabajos de MES de 1 ^er orden reportados en ^{[17, 43]} se han obtenido valores de 98 dB de SFDR; se ha demostrado también que se puede realizar un conformado de 2 ^do orden a costa de hardware un poco más complejo, pudiéndose llegar a valores tan altos de SFDR como 122 dB ^[44]. Recientemente se ha explorado otras alternativas, como el uso de la técnica de doble muestreo ^[42], además de pre-comparación ^[45] que han reportado valores de 104.5 dB y 103 dB, respectivamente.

Una alternativa para la corrección de mismatch en NS SAR es Dynamic Element Matching (DEM), que utiliza algoritmos para la selección de componentes unitarios y realizar un promedio de los elementos. La Fig. 29 ilustra el funcionamiento del DEM, donde la señal digital de salida del SAR ADC se codifica a una escala termométrica, y luego con el algoritmo implementado se aplique la selección de componentes unitarios mediante la activación de interruptores. Nótese que la implementación puede ser excesiva conforme el número de bits incrementa. Destaca también Data Weighted Averaging (DWA), pero también existen las técnicas Butterfly Randomization, Individual Level Averaging y Tree Structure. Por ejemplo, una combinación de DEM y Dither reportada en ^[25] reportó 112 dB de SFDR, donde la desventaja es un BW pobre, de sólo 2 kHz. Sin embargo, otros trabajos ^{[31, 46, 47]} con DWA han reportado resultados interesantes. El principio de funcionamiento del DWA se basa en la selección de elementos de manera rotativa, de manera que el valor de salida del CDAC es la suma de los elementos unitarios que son seleccionados cíclicamente. La selección cíclica asegura que el error de mismatch se promedie lo más rápido posible, de tal manera que se modulen con una función de filtrado pasa-altas, tipo (1-z-1), como se describe en (18) ^[48]. La Fig. 30 presenta un ejemplo del algoritmo DWA para un DAC de 3 bits, que corresponde a 8 elementos unitarios. En cada ciclo la selección del primer elemento del conjunto se realiza a partir del elemento que sigue después del último elemento seleccionado del ciclo anterior (por ejemplo, en el primer ciclo el código de entrada es 1, y en el segundo ciclo es 3, pero se seleccionan 3 elementos a partir del elemento 1, es decir, desde el elemento 2 al 4), por eso usualmente se implementa el concepto del “apuntador” para el análisis, porque en cada nuevo ciclo de conversión el apuntador se actualiza, y es necesario conocer el valor del último elemento seleccionado, de tal manera que el error actual se reste al error pasado. Una descripción puntual puede encontrarse en ^[49]. Ahora bien, se han usado combinaciones de ambas técnicas, DWA para los bits más significativos y MES para los menos significativos, y así compensar las desventajas de cada uno. Algunos de los trabajos más significativos que incorporan esta combinación de técnicas y que han alcanzado valores sobresalientes son ^{[24, 27, 50]}. Este último alcanzó SFDR de 108.5 dB en un BW de 100 kHz. La Tabla V resume las principales implementaciones de acuerdo a la técnica utilizada y el valor de SFDR alcanzado.

Figure 29 Proceso del DEM.  

Figure 30 Selección de elementos unitarios utilizando DWA. 

3.2 Posibilidades de corrección de mismatch en CDAC: NS DEM

El diagrama a bloques del NS SAR con las distintas fuentes de error, se presenta en la Fig. 31. ES(z) es el error de muestreo (principalmente ruido kT/C); EQ(z) representa los errores de cuantización, el ruido del comparador y del DAC settling; ED(z) es el error del mismatch del DAC y EN1(z) y EN2(z) son los errores de ruido referidos a la entrada de los propios filtros. La función de transferencia de la señal, STF(z), la función de transferencia del ruido, NTFS(z) (asociado a ES(z)), y NTFD(z) (asociada a ED(z)), son iguales a la unidad. Independientemente si la opción del filtro EF o CIFF es utilizada, nótese cómo al ser NTFD(z)=1 el error de mismatch no es conformado. Ahora bien, si se añade un bloque L(z), la función de transferencia del ruido referido al error de mismatch ED(z) sería descrita por (19). Si ese bloque presenta una función pasa-altas, (1-z-1), el error del mismatch puede situarse fuera del ancho de banda de interés. El reto se centra en la síntesis de circuitos para L(z), que debieran añadirse al sistema para que modele ese filtro. Esta idea ya fue aplicada a un modulador Δ-Σ ^[53] utilizando un integrador y un diferenciador. Otras ideas que pudieran resultar novedosas se centran en la aplicación del MES a un CDAC con estructura bottom plate sampling. Asimismo se tienen reportes de la aplicación del DEM de órdenes mayores para moduladores Δ-Σ, pero no se ha reportado alguna implementación para SAR ADCs.

Figure 31 Diagrama a bloques de un NS SAR con las distintas fuentes de error. El bloque L(z) que se añade al error, ED(z), pretende conformar el ruido.  

3.3 Ruido kT/C, flicker y ruido en el comparador

El ruido kT/C es otro problema donde se enfocan los esfuerzos para obtener mejores métricas. Durante el proceso de de muestreo, el ruido térmico con una potencia total kT/C se añade a la señal muestreada. Las soluciones incluyen el diseño de un buffer en la entrada ^[54] para aliviar la carga en la fuente de entrada, incrementar el valor de los capacitores unitarios y cancelación activa (Fig. 32) ^[55]. También se ha apostado por soluciones para mejorar el grado de linealidad incidiendo en el diseño del interruptor CMOS con las técnicas clock boosting^[56] y bootstrapping^[57], Fig. 33a)-b), respectivamente.

Figure 32 Técnica de cancelación activa para la reducción de ruido kT/C.  

Figure 33 Técnicas para el mejoramiento del proceso de muestreo a) Clock boosting y b) Bootstrapping.  

El ruido en el comparador es otro problema de interés, porque puede ser factor limitante en la resolución del cuantizador. Se han aplicado esquemas de “votación” de dos o tres niveles (Tri-Level Voting) para reducir el ruido. Esta técnica es preferida sobre Majority Voting^[28], porque aprovecha más información en las estadísticas de salida del comparador y proporciona un nivel de decisión adicional, y porque en los últimos dos ciclos de conversión (correspondientes al LSB), dispararán repetidamente el comparador 4 veces por cada bit, luego determinarán el resultado. Al hacerlo, el ruido del comparador se suprime a través de un promediado ^[19].

Otra técnica para la reducción del ruido en el comparador es la adecuada selección de la arquitectura del comparador (como un transconductor chopped), donde se incorporan interruptores que generan un modulador de onda cuadrada, también conocido como modulación chopping^[58], de tal manera que se desplace el espectro de bajas frecuencias fuera del BW. El offset se amplifica, pasa por el modulador y se elimina con un filtro pasa-bajas. La desventaja de esta técnica es que la señal cuadrada añadida tiene que ser exactamente del 50% duty cycle, para que no aporte una señal de DC residual; también se generan glitches por efecto de la inyección de carga y el acoplamiento de los relojes del sistema. Un Un esquema de esta técnica puede apreciarse en la Fig. 34. En un NS SAR se ha utilizado en el buffer de entrada y en el filtro IIR ^[24].

Figure 34 Esquema general de la modulación chopping.