1. Introducción

El desarrollo de circuitos Integrados (CIs) con tecnologías manométricas es un reto para todo diseñador. Es así porque cada día hay una demanda adicional en el desempeño de los circuitos y sistemas de las nuevas aplicaciones, sean para su inclusión en el desarrollo de circuitos para la exploración espacial, en los nuevos procesadores, en el desarrollo de sensores inteligentes, en dispositivos portátiles, para ser parte de las Tecnologías de la Información (TI) y/o el Internet de las Cosas (IC), por citar algunas [¹-³]. Aún más, el diseño de circuitos analógicos se vuelve una tarea multi-objetivo por las nuevas tendencias que apuestan a la reducción en los voltajes de alimentación sin degradar la eficiencia de los sistemas, con mayores frecuencias de operación, con reducido consumo de potencia y del área de integración y operación en un amplio rango de temperatura, entre otros. En el diseño analógico, su objetivo es mapear las restricciones de acondicionamiento de señales en bloques de circuitos electrónicos que cumplan con las especificaciones de las distintas aplicaciones. Un ejemplo puede verse en la Fig. 1, donde se muestra el diagrama a bloques de un amplificador de dos etapas con buffer de salida. La primer etapa es un amplificador diferencial [⁴] y enseguida una etapa de ganancia que puede ser de mayor ganancia que la primer etapa, y por último un buffer. Si el amplificador es condicionado para manejar cargas capacitivas, el buffer no se requiere. Pero, si es condicionado para manejar cargas resistivas o cargas RC, se utiliza un buffer [⁵].

Figura 1 Diagrama a bloques de un amplificador de dos etapas con buffer de salida. 

El diseño en sí es una actividad desafiante porque el proceso de diseño se enfoca en especificaciones como el rango dinámico, ruido, ganancia, fase y ancho de banda, por mencionar algunas. Estos y más parámetros están estrechamente relacionados con el tamaño del transistor y también con la tecnología CMOS de manufactura. La mayoría de las veces, el proceso de diseño impone compensaciones de diseño, y algunas se basan en la experiencia del diseñador y en la tecnología que se usa [⁶].

En la práctica, el circuito más demandante en su diseño es el amplificador CMOS tanto de transconductancia como de voltaje (OTA y OpAmp por sus siglas en inglés, respectivamente), o lo que es lo mismo, su diseño es a la medida de las especificaciones impuestas por la aplicación particular. El amplificador CMOS es un bloque fundamental en el diseño de circuitos analógicos, muy utilizado en circuitos electrónicos como los convertidores analógico-digital (ADC por sus siglas en inglés), filtros activos RC o switched capacitor, circuitos sample and hold e instrumentación, entre otros [⁷-¹⁰].

Dos arquitecturas de amplificadores CMOS son el amplificador de dos etapas con compensación Miller y el amplificador folded cascode (FC), mostrados en las Fig. 2 y 3, respectivamente. Su popularidad viene del buen balance entre ganancia, fase y ancho de banda [⁴,⁵]. En la práctica existen diversas topologías que se han reportado para diferentes aplicaciones, tanto para el amplificador Miller [¹¹-¹⁵], como para el amplificador FC [¹⁶-²⁰], donde explican por qué unas son eficientes en uno o varios parámetros de desempeño, pero ni una sola se diseña para ser de propósito general. Aunado a esto, uno de los principales retos para el diseño del OTA u Op-amp es la metodología de diseño, que la mayoría de los casos se realiza con un análisis a “mano” para obtener modelos analíticos que se usan como ecuaciones de diseño, comúnmente basadas en un comportamiento LEVEL = 1 de Spice, el cual puede considerarse un comportamiento ideal [⁴,²¹]. Aún más, debido a que se manejan esas ecuaciones de diseño, el método no considera aquellos efectos no-ideales de la tecnología utilizada, llevando a redimensionar el circuito con procedimientos prueba-y-error para alcanzar las especificaciones de diseño. En contraposición, para disminuir estas limitaciones está la metodología gm/ID, que se basa en la curva de eficiencia de esa relación (obtenidas del comportamiento del transistor para cualquier tecnología) y obtener los parámetros de diseño requeridos para una aplicación en particular. En el estado del arte se encuentran dos arquitecturas muy interesantes: el amplificador de dos etapas con compensación feedforward (CFF) [²²], y el amplificador recycling folded cascode (RFC) [¹⁶]. Estas son variaciones a las arquitecturas Miller y FC, respectivamente. Debido a lo anterior, este trabajo se centra en el análisis, diseño, implementación, simulación y comparación de cuatro amplificadores CMOS con salida simple. Aunque la salida completamente diferencial tiene ventajas como la inmunidad al ruido, amplio output swing y mayor ganancia, hay aplicaciones donde se utiliza la salida simple [²³-²⁵,⁴], por lo tanto en este trabajo se elige el diseño con salida simple para mostrar un análisis práctico y cómo proceder con el diseño. Lo anterior con el interés de diferenciar las ventajas y desventajas de cada amplificador, y que son diseñados con las reglas de diseño de una tecnología CMOS 130 nm. También se muestra una serie de pasos generales para el diseño, utilizando la metodología g _m /I _D , la cual considera la relación de la transconductancia g _m , y la corriente del transistor I _D , junto con la corriente de drenaje normalizada I _D /(W/L) como parámetros fundamentales para explorar el espacio de diseño.

Figura 2 OTA Miller de salida simple. 

Figura 3 Folded Cascode OTA de salida simple. 

Este artículo está estructurado de la siguiente manera. En la Sec. 2 se describe el principio básico de operación del amplificador Miller. Se muestra también el resultado del análisis de pequeña señal, así como varios parámetros que describen su desempeño y que están disponibles en la literatura [⁴,⁵,¹¹-¹⁵,²¹]. La Sec. 3, por otro lado, describe las ventajas de la metodología gm/ID así como su alcance práctico. A manera de ejemplo se definen parámetros específicos de desempeño (que han de satisfacer los amplificadores bajo diseño) con el propósito de mostrar cómo con la metodología se determina el dimensionamiento de cada transistor. En la Sec. 4, se muestra el diseño de un amplificador FC, donde además se describe cómo usando los recursos del simulador, se cuantifican otros parámetros de desempeño como ICMR y CMRR (del inglés Input Common Mode Range y Common Mode Rejection Ratio, respectivamente); todo ello a temperatura ambiente. En la Sec. 5 se muestra el diseño de un amplificador RFC y se incluye el impacto de las variaciones de las fuentes de alimentación en la respuesta del amplificador. Otro propósito es mostrar que el simulador permite graficar funciones analíticas basadas en curvas de desempeño específicas de los circuitos bajo diseño. Para terminar con el diseño de amplificadores, en la Sec. 6, se muestra el amplificador de dos etapas con compensación feedforward. Posterior a esto se realiza la comparación de resultados en la Sec. 7. Allí mismo se incluye un ejemplo de aplicación donde se muestra el efecto de los parámetros fundamentales (g _m y r _o ) del OTA en el desempeño de una red de filtrado activo RC pasa-bajas cuya frecuencia de corte f _c debe ser 1 MHz. De la misma manera se muestra un filtro pasa-bajas con ganancia unitaria, cuya f _c está determinada por la carga capacitiva. El fin último es mostrar que el desempeño esperado no está definido sólo por los elementos pasivos (R y C) sino también por el amplificador. Finalmente en la Sec. 8 se presentan las conclusiones.

2. Amplificador Miller

El diseño del amplificador parte del análisis de su arquitectura para definir una estrategia de diseño con base en los parámetros de interés (ganancia, ancho de banda, slew rate, margen de fase, etc). Uno de los análisis más importantes es en pequeña señal, con el cual se definen expresiones en frecuencia que dan una aproximación del comportamiento del sistema y definir los parámetros bajo el control del diseñador. La arquitectura del OTA Miller se muestra en la Fig. 2, donde un par diferencial de entrada PMOS es la primera etapa de amplificación, y la etapa de salida es un amplificador de fuente común. Obsérvese que entre ambas etapas hay una red RC, la cual pudiera no requerirse y ello depende de diversos factores. Por ejemplo, si el amplificador Miller maneja una carga capacitiva C _L , es posible que el margen de fase -del amplificador en lazo abierto- no garantice la estabilidad cuando se requiera incluir un lazo de retroalimentación. Entonces, para garantizar la estabilidad, el capacitor de compensación C _c ayuda a corregir el margen de fase usando el efecto Miller [⁴], y cuyo valor depende del valor de la carga C _L y del dimensionamiento del amplificador. Nótese que al ser un amplificador de dos etapas, su función de transferencia puede modelarse como un sistema de segundo orden. Ahora bien, el capacitor C _c afecta la posición del polo dominante y lo mueve a bajas frecuencias (ese efecto se denomina pole-splitting), mientras que el polo no dominante lo mueve a frecuencias altas. Sin embargo, debido a la inclusión de C _c , el cual forma una conexión feedforward, pudiera dar lugar a un cero que afectará el margen de fase y en consecuencia a la estabilidad; en un diagrama de Bode el cero se aprecia entre los polos del sistema. Cuando es el caso el cero puede ser removido al usar un resistor R _c de cancelación (del cero) en serie con C _c . Pero, muy importante, pole-splitting sí da lugar a un cero, pero no necesariamente aparece entre los polos. No obstante, hay quienes recomiendan el uso de R _c para eliminar al cero [⁵].

2.1. Análisis de pequeña señal

Este análisis se realiza con ayuda del circuito equivalente mostrado en la Fig. 4. La función de transferencia H _M (s) y la ganancia en baja frecuencia A _DC,0 están dadas por (1) y (2), respectivamente [⁴,⁵]:

HM(s)≈CcRc-1gm6s+1ADC,0s2(CLCcRb(Rc+Ra))+s(CcRT)+1, (1)

ADC,0=gmefro, (2)

donde gmef=gm2gm6Ra es la transconductancia efectiva del amplificador; R _T = g _m6 R _a R _b es la impedancia equivalente; R _a y R _b son impedancias de salida de la primer etapa y segunda etapa, respectivamente, y r _o = R _b es la impedancia de salida del amplificador, y están definidas en la Tabla I.

Figura 4 Circuito equivalente en pequeña señal del amplificador Miller; los transistores operan en saturación y polarizados en fuerte inversión. 

Tabla I Definición de elementos del circuito equivalente del amplificador Miller. 

R a = 1/(g ds2 + g ds4 )

R b = 1/(g ds5 + g ds6 )

C a = C db2 + C gd4 + C gs6

El primer polo ω _s1 definido por la Ec.(3), es el polo dominante y está controlado mayoritariamente por el capacitor de compensación C _c , donde vemos que si éste aumenta su valor, ω _s1 se desplaza a frecuencias menores. Por el contrario, el segundo polo ω _s2 , definido por la Ec. (4), está controlado en mayor porcentaje por el capacitor de carga C _L .

ωs1≈1CcRT, (3)

ωs2≈gm6CL. (4)

Es importante señalar que para el diseño del amplificador Miller, debido al valor de la carga capacitiva (C _L = 1 pF) y considerando la relación (9), es conveniente utilizar un resistor de cancelación para propósitos ilustrativos. Si bien es sabido que la implementación de resistores en silicio, tiende a consumir un área mayor de diseño, R _c puede ser implementado fácilmente con un transistor NMOS operando en la región lineal [⁵]. El cero ω _z está representado por la Ec. (5), y se observa que se desplaza a frecuencias altas si R _c = 1/g _m6 .

ωz≈1CcRc-1gm6, (5)

donde g _m6 es la transconductancia del transistor M ₆. Por otro lado, el producto ganancia-ancho de banda (GBW), el margen de fase (P M), slew rate (SR) y C _c , están determinadas por las Ecs. (6), (7), (8) y (9), respectivamente [⁴,⁵]:

GBW=gm2Cc, (6)

PM≈90-tan-1GBWωs2, (7)

SR=IbCc, (8)

Cc≥0.22CL, (9)

donde I _b es la corriente de polarización. Estos parámetros, (6)-(9), son de interés porque representan la base de las especificaciones de diseño del amplificador. Es importante señalar que estas expresiones son válidas debido a que (como se comentó) se realizó un análisis para identificar los polos ω _s1 y ω _s2 , y considerando que este último se sitúa a una frecuencia mayor a la frecuencia de transición ω _T , entonces la función H _M (s) puede aproximarse a un sistema de primer orden con ω _s1 como polo dominante:

HM(s)≈ADC,01+sωp1, (10)

válido para todas las frecuencias que satisfacen jsj < ω _T , y donde A _DC,0 es la ganancia a lazo abierto a muy baja frecuencia. En esta condición, el ancho de banda está definido por la frecuencia ω _p1 y es donde la ganancia A _DC,0 pierde 3 dB, en consecuencia puede demostrarse que en la aproximación de 1 ^er orden, la frecuencia de transición, o de 0 dB, se obtiene con el producto de la ganancia y el ancho de banda. A partir de aquí el diseñador debe desarrollar una estrategia de diseño con base en diferentes parámetros para alcanzar los objetivos de diseño. Una estrategia aquí propuesta es usar la metodología g _m /I _D para realizar el dimensionamiento de los transistores.

3. Metodología g _m /I _D

Es una técnica de diseño semi-empírica, sustentada en la información de las curvas de desempeño obtenidas de la simulación eléctrica del transistor MOS, entre las cuales las más importantes son la eficiencia del transistor g _m /I _D y la densidad de corriente normalizada I _D /(W/L), cuya gráfica se puede ver en la Fig. 5 y se obtuvo según se indica en Ref. [²⁶]. Considerando que la relación g _m /I _D y la corriente normalizada I _D /(W/L) son independientes de las dimensiones del transistor Ref. [²⁷], la relación entre éstas es una característica única para todos los transistores del mismo tipo (NMOS o PMOS) en una tecnología especifica. De este modo, la obtención de las curvas características de los transistores NMOS y PMOS se obtienen considerando una longitud de canal L particular (para este trabajo L = 360 nm). La relación g _m /I _D es un indicador de las regiones de operación (débil, moderada y fuerte inversión), y cada una de éstas presenta características diferentes. Para la región de débil inversión se obtiene una mayor eficiencia de corriente, un rango amplio de voltaje de salida, pero se obtiene una frecuencia ω _T baja y transistores con dimensiones grandes. Para fuerte inversión se logra mayor velocidad de operación con ω _T grande y dimensiones pequeñas del transistor, pero con una eficiencia pobre de corriente y un bajo rango de voltaje de salida. Una buena relación entre velocidad, ganancia y dimensiones del transistor se encuentra en la región moderada, la cual es una buena opción de operación del transistor. Por lo anterior, es importante señalar que los rangos en las regiones de operación serán diferentes dependiendo de la tecnología CMOS utilizada [²⁶,²⁷]. Para el presente trabajo las curvas mostradas en la Fig. 5 incluye los rangos de las regiones que se muestran en la Tabla II, y son obtenidas usando Cadence para una tecnología CMOS 130 nm.

Figura 5 Característica g _m /I _D vs I _D /W, simulada en tecnología CMOS 130 nm. 

Esta cualidad de la curva g _m /I _D vs I _D /W puede ser ampliamente usada durante la fase de diseño cuando la razón W/L es desconocida [²⁸]. Esta técnica favorece que el diseñador, una vez determinada la región de operación, dimensione al transistor. Entonces para determinar sus dimensiones físicas, el diseñador sólo requiere conocer la densidad de corriente I _D /W, la eficiencia del transistor g _m /I _D y la co-corriente I _D que circulará por éste [²⁶,²⁷]. En Ec. (11) se describe la relación entre la corriente ID*, la eficiencia del transistor (g _m /I _D )* y la transconductancia g _m del transistor. Los dos primeros parámetros son propuestos por el diseñador, y el tercer parámetro se obtiene del análisis del circuito bajo diseño. De ello se puede determinar la eficiencia del transistor y continuar con el diseño.

Con ayuda de las curvas mostradas en la Fig. 5, se puede encontrar la I _D /W correspondiente a la g _m /I _D propuesta y/o calculada, y a su vez, ubicar la región de operación del transistor. Con (12), que relaciona la corriente ID* y la I _D /W, se determina W. Este procedimiento se replica para todos los transistores del circuito bajo diseño.

Es importante señalar que la metodología g _m /I _D es una ayuda para la aproximación del diseño analógico. Como se mencionó anteriormente, esta metodología permite la interacción de las tres regiones de operación del transistor. Pero, ¿qué pasa con la ley cuadrática que describe al transistor? Sabemos que la ley cuadrática determina el comportamiento en saturación de la corriente de drenaje I _D [⁴]:

donde μ es la movilidad de los portadores de carga, C _ox es la capacitancia de óxido, W y L son el ancho y largo del canal del transistor, V _GS es el voltaje de compuerta-fuente y V _{T H} es el voltaje de umbral. En Refs. [⁴,²⁶,²⁷] se determina que la ley cuadrática falla completamente en la región de débil inversión, y en fuerte inversión no es precisa debido a los efectos de canal corto [⁴,⁵,²⁹]. Para la operación en inversión moderada no existe un modelo simple que pueda usarse o que describa un comportamiento aproximado. Por lo anterior, una alternativa de modelo simple que proporciona una intuición en el diseño analógico es la ley cuadrática, que puede usarse para entender las tendencias del comportamiento de un circuito, pero no para calcular el dimensionamiento de los transistores. Por esta razón una buena práctica en el diseño analógico, aplicada en este trabajo, es usar el análisis de transistores en saturación, usando su modelo en pequeña señal (como el mostrado en la Fig. 4) para llegar a expresiones que ayuden a comprender el comportamiento aproximado del circuito, y así identificar parámetros que puedan ser de ayuda para alcanzar las especificaciones de diseño como las mostradas en Ecs. (6)-(9).

3.2. Simulación y resultados

La simulación del amplificador Miller se hace en Cadence. En la Fig. 6 se muestra el circuito de prueba, que es una configuración en lazo abierto con señales de entrada V _{in +} y V _in- de igual magnitud con desfase de 180° cada una, y en la Fig. 7 se muestra la respuesta en frecuencia (en lazo abierto) de la ganancia y la fase. Esta respuesta es aceptable ya que satisface los valores de diseño propuestos en la Tabla III. Se tiene una ganancia A _DC,0 = 53.29 dB y P M = 89°. El margen de fase es medido considerando que P M = 180° - fase. La fase es medida en f = f _T . Si el resistor R _c es retirado del circuito, el cero se desplazará a frecuencias menores, ocasionando que la fase aumente y que el PM requerido disminuya. Por esta razón, y para el dimensionamiento obtenido se utiliza R _c para evitar el efecto del cero, esto es desplazándolo a frecuencias mayores a f _T . Nótese que con la cancelación del cero la respuesta efectivamente se aproxima a un modelo de primer orden en el rango f ≤ f _T . En la Tabla IV se muestran las dimensiones resultantes de los transistores del amplificador Miller toda vez que se realizó un ajuste. Este específicamente se realizó en las dimensiones del transistor M ₅, porque el dimensionamiento original género un offset que no corresponde a las especificaciones de diseño. Por lo tanto, mediante un diseño de experimentos a nivel simulación, se hace un barrido del ancho de canal W ₅ hasta alcanzar el voltaje offset y corriente I _D5 requeridos.

Figura 6 Configuración en lazo abierto para obtener la respuesta en frecuencia. 

Figura 7 Respuesta en frecuencia de ganancia y fase del amplificador Miller. 

Tabla IV Dimensiones de transistores del amplificador Miller. 

Transistor	g m /I D	Optimización
W 0	25.2 μm	25.2 μm
W 1,2	14.76 μm	14.76 μm
W 3,4	7.2 μm	7.2 μm
W 5	50.04 μm	38.52 μm
W 6	20.2 μm	20.2 μm

En sentido estricto hasta este punto concluye el análisis en DC, y si bien de simulación se obtienen parámetros básicos de desempeño en lazo abierto, hay otros parámetros de interés que involucra el análisis en lazo cerrado. Uno de ellos es la rapidez de respuesta, o slew rate (SR), que se puede definir como la máxima tasa de cambio en el voltaje de salida cuando el voltaje de entrada cambia de manera abrupta, y está dado en volts por microsegundo. Para cuantificar el SR, se utiliza una configuración de ganancia unitaria como se muestra en la Fig. 8. Se aplica una señal cuadrada V _in = 100 mV _pp con período de 1 μs y ancho de pulso de 500ñs. Para determinar el SR, se usa la siguiente aproximación:

SR=ΔVoΔt=Vo90%-Vo10%t90%-t10%, (15)

donde ΔV _o es la diferencia entre el 90 % de la respuesta V _{o90 %} en un tiempo t _90% menos el 10 % del voltaje de salida V _{o10 %} en un tiempo t _{10 %}; Δt es la diferencia entre los tiempos t _{90 %} y t _{10 %}. En la Fig. 9 se muestra la respuesta de salida (señal roja), donde podemos identificar a V _{o10 %} = 40 mV, t _{10 %} = 40 mV y t _{90 %} = 14.46 ns, con lo cual se puede determinar que SR = 22.70 V/μs. Otro parámetro importante que puede ser analizado mediante simulación es el ruido intrínseco. Como sabemos, en muchas aplicaciones como amplificadores de audio, filtros y convertidores de datos, el ruido puede ser un factor limitante de diseño [⁵,¹⁶]. Un parámetro de interés es el ruido referido a la entrada (IRN, por sus siglas en inglés), el cual representa todas las fuentes de ruido intrínsecas en el circuito como una sola fuente a la entrada. En sentido estricto el ruido es medido a la salida del circuito, sin embargo, éste puede ser referido a la entrada para ser comparado con una señal de entrada. Cabe señalar que el ruido referido a la entrada no está realmente presente en la entrada del circuito bajo prueba, esta representación puede verse en la Fig. 10 [⁵]. En la Fig. 10a) se considera que el amplificador no genera ruido, por lo tanto, el ruido total del sistema está representado por la potencia de ruido Vonoise2(f) en el nodo de salida. En la Fig. 10b) se representa el ruido referido a la entrada mediante la potencia de ruido Vonoise2(f)/Av2. Para realizar esta medición se utiliza el circuito de prueba en lazo abierto mostrado en la Fig. 6, y la densidad espectral de potencia se muestra en la Fig. 11. Cuando se integra sobre un ancho de banda de 1 Hz a 100 MHz, el ruido es 39.52 μV_rms. En la Tabla V se resume el rendimiento del amplificador Miller.

Figura 8 Configuración de ganancia unitaria para medición del SR. 

Figura 9 Respuesta de SR del amplificador Miller. 

Figura 10 a) Medición de ruido a la salida del circuito, b) circuito hipotético de la medición del IRN. 

Figura 11 Densidad espectral de ruido de salida. 

Tabla V Parámetros de desempeño del amplificador Miller. 

Parámetro	Valor
Power Supply [V]	1.2
CMOS Technology [nm]	130
gm ef [mS]	24.45
DC gain [dB]	53.29
GBW [MHz]	97.56
Cut frequency [kHz]	201.55
PM [°]	89
SR [V/μs]	22.70
1 % Settling Time [ns]	10.36
Cc [pF]	0.5
C L [pF]	1
I b [μA]	40
r o [kΩ]	18.39
Total current [μA]	120
Power [μW]	144
ICMR [V]	-0.27 to 0.32
Input offset voltage [mV]	0
Output offset voltage [mV]	5.2
CMRR (@34 MHz) [dB]	65.45
PSRR+ (@107 kHz) [dB]	102.9
PSRR- (@200 kHz) [dB]	109.7
IRN (1 Hz - 100 MHz) [μVrms]	39.52

4. Folded cascode OTA

Otro amplificador muy usado es el amplificador FC (mostrado en la Fig. 3) debido a que tiene buen desempeño en ganancia, GBW y fase [²⁰]. El amplificador FC es de una etapa, evitando así la compensación de etapas adicionales. La idea básica es aplicar transistores cascode al par diferencial, pero utilizando transistores de tipo opuesto a los utilizados en la etapa de entrada [³⁰]. Como se puede ver en la Fig. 3, el amplificador FC consta de un par diferencial con transistores PMOS M _1,2 y los transistores cascode NMOS M ₃-M ₆.

La ganancia presenta un aumento debido a los espejos de corriente cascode M₃-M₆ y M₇-M₁₀. La transconductancia (g _m ) y la impedancia de salida r _out están dominadas por diferentes transistores (M₁-M₉), lo que permite aumentar la ganancia sin reducir la g _m , la cual afecta directamente el ancho de banda. Debido a su gran popularidad y versatilidad, en el estado del arte, diferentes trabajos muestran modificaciones a la topología original, con el fin de mejorar propiedades como ganancia, GBW y P M, por mencionar algunas [¹⁶,³¹,³²].

4.1. Análisis en pequeña señal

Este análisis se realiza con ayuda del circuito equivalente mostrado en la Fig. 12. La función de trasferencia H _{F C} y la ganancia en baja frecuencia A _DC,0 están dadas por (16) y (17), respectivamente:

HFC(s)=Zs+NP3s3+P2s2+P1s+D, (16)

ADC,0≈gmefro, (17)

donde g _mef = g _m2 es la transconductancia efectiva y la impedancia de salida está dada por:

ro≈gm6rds6(rds2||rds4)||gm8rds8rds10. (18)

Cada uno de los términos de la función de transferencia H _{F C} son los siguientes:

Z=C3gm2g44, (19)

N=gm2g44g11, (20)

D=gds6(gds4+gds2)g11+gds10gds8g22, (21)

P1=C1(gds6g11+gds10gds8)+C2g22g11+C3(gds8g22+(gds4+gds2)gds6), (22)

P2=C1C2g11+C2C3g22+C1C3g33, (23)

P3=C1C2C3, (24)

donde C ₁, C ₂ y C ₃ son capacitancias intrínsecas, la transconductancia g _mx , transconductancia de efecto de cuerpo g _mbx , conductancia g _dsx , capacitancias intrínsecas C _gbx , C _gsx , C _gdx , C _bsx y C _dbx están definidas en la Tabla VI. El producto ganancia-ancho de banda GBW, P M y SR, están determinadas por (25), (26) y (27), respectivamente:

GBW≈gm2CL, (25)

M≈90-tan-1GBWC1gm6, (26)

SR=IbCL. (27)

Tabla VI Transconductancia y capacitancia. 

C1 = C db2 + C db4 + C gd4 + C bs6 + C gs6 C2 = C gd6 + C db6 + C db8 + C gd8 + C L C3 = C bs8 + C gs8 + C db10 + C gd10 g11 = g m8 + g ds8 + g ds10 g22 = g bs6 + g m6 + g ds6 + g ds4 + g ds2 g33 = g ds8 + g ds6 g44 = g m6 + g ds6

Figura 12 Circuito equivalente en pequeña señal del amplificador FC de salida simple; los transistores operan en saturación y polarizados en fuerte inversión. 

4.3. Simulación y resultados

En la Tabla VII se muestran las dimensiones de los transistores del amplificador FC. La optimización se realiza ahora en las dimensiones de los transistores M ₅ y M ₆, debido a que el dimensionamiento original se generó un offset de salida que no corresponde a las especificaciones de diseño. Por lo tanto, con un diseño de experimentos, se hace un barrido del ancho de canal W ₅ y W ₆ hasta alcanzar el voltaje offset y corrientes I _D5 y I _D6 requeridos. Como hemos visto, el dimensionamiento de los transistores es primordial en el diseño de amplificadores CMOS, y por tanto presenta un impacto en los parámetros del mismo. La Fig. 13 muestra la respuesta en frecuencia en lazo abierto (ganancia y fase), donde se observa que A _DC,0 = 50 dB, P M = 80.2 y GBW = 91.2 MHz son valores que cumplen las especificaciones de diseño. Nótese que efectivamente el amplificador es un sistema de primer orden:

HFC(s)≈ADC,01+sωp, (29)

donde ω _p es el polo dominante. Otro de los parámetros que presenta relación con la ganancia del amplificador, es el rango de voltaje de entrada en modo común (ICMR por sus siglas en inglés), y se define como el rango de voltaje de entrada en modo común hasta el cual los transistores asociados a la entrada diferencial (M _1,2 ) están en saturación y dan una ganancia constante [⁴,⁵,²¹]. Para medir el ICMR se utiliza la configuración de ganancia unitaria, mostrada en la Fig. 14. Se realiza un barrido de la señal de entrada V _in de -600 mV a 600 mV para obtener la respuesta mostrada en la Fig. 15. Aquí se muestra la parte lineal de la curva de transferencia donde la pendiente es la unidad, que corresponde al rango de -280 mV a 200 mV, y define el rango de voltaje ICMR. Otro parámetro importante que puede ser analizado es la razón de rechazo en modo común (CMRR, por sus siglas en inglés), que se puede definir como la habilidad que presenta el amplificador diferencial para rechazar una señal común aplicada a la entrada. El CMRR se puede expresar como la relación de la ganancia en modo diferencial (V _DM ) con la ganancia en modo común (VCM ) [⁵]:

CMRR=20logVDMVCM. (30)

Para cuantificar este parámetro, se utiliza una configuración en lazo abierto (mostrada en la Fig. 6) para obtener la respuesta en modo diferencial, y para la respuesta en modo común se utiliza la configuración mostrada en la Fig. 16, la cual presenta una señal de entrada en modo común V _cm . La respuesta se muestra en la Fig. 17, y corresponde a un valor de 75.46 dB para f < 3.9 MHz. En la Tabla VIII se resume el rendimiento del amplificador FC.

Tabla VII Dimensiones de transistores del amplificador FC. 

Transistor	g m /I D	Optimización
W0	19.08 μm	19.08 μm
W1,2	29.16 μm	29.16 μm
W 3,4	9 μm	9 μm
W 5,6	4.68 μm	18.72 μm
W 7,8	25.2 μm	25.2 μm
W 9,10	3.6 μm	3.6 μm

Figura 13 Respuesta en frecuencia en lazo abierto de ganancia y fase del FC OTA. 

Figura 14 Configuración de ganancia unitaria para medición del ICMR. 

Figura 15 Respuesta ICMR. 

Figura 16 Configuración en modo común para medición de CMRR. 

Figura 17 Respuesta de CMRR. 

5. Recycling folded cascode

En la arquitectura mostrada en la Fig. 3 se observa que los transistores M ₃ y M ₄ conducen una corriente I _b , lo cual representa la mayoría de la corriente consumida, y esto es motivo de que estos transistores en ocasiones presenten una transconductancia de valor grande. Sin embargo, su propósito sólo se limita a proporcionar un nodo folded para la corriente en pequeña señal generada por los transistores M ₁,₂, que es la característica principal de este amplificador. Considerando esto como una ineficiencia del FC, debido a que la utilidad de los transistores M ₃ y M ₄ no se aprovecha totalmente, se propone en Ref. [¹⁶] la arquitectura del amplificador recycling folded cascode (RFC) mostrada en la Fig. 18, donde se explica que las modificaciones realizadas al FC convencional fue para usar los transistores M ₃ y M ₄ como transistores de conducción, lo que permite un control de la señal de entrada y de la corriente de polarización. Se observa que los transistores M ₁ y M ₂ se dividen al 50 % del ancho de canal W, generando M _1a , M _1b , M _2a y M _2b , los cuales conducirán una corriente I _b /4. Los transistores M ₃ y M ₄ se dividen para generar los espejos de corriente M _3a : M _3b y M _4a : M _4b con una relación K:1. La conexión cruzada de los espejos de corriente aseguran que las corrientes de pequeña señal proporcionadas a los transistores M ₅ y M ₆ estén en fase. Los transistores M ₁₁ y M ₁₂ se dimensionan igual a M ₅ y M ₆.

Figura 18 Recycling Folded Cascode OTA de salida simple. 

5.3. Simulación y resultados

La Fig. 19 muestra la respuesta en frecuencia en lazo abierto de la ganancia y fase, donde se observa que A _DC,0 = 56.5 dB, P M = 68° y GBW = 139.52 MHz son valores que cumplen con las especificaciones de diseño, y en efecto puede modelarse como un sistema de primer orden. Como se ha visto en la Secs. 3 y 4, el ruido y voltaje en modo común pueden afectar la respuesta esperada del amplificador, y ello lleva a cambios en los parámetros de diseño, los cuales son efectos no deseados. Por eso es importante considerar todos los componentes que son conectados al amplificador, entre estos están las fuentes de alimentación (V _DD , V _SS , GND), las cuales también aportan variaciones o ruido a la respuesta. Por lo tanto es importante realizar un análisis del factor de rechazo de la fuente de alimentación (PSRR, por sus siglas en inglés), que se define como el producto de la relación entre el cambio de la fuente de alimentación y el cambio en el voltaje de salida del amplificador causado por el cambio en la fuente de alimentación y la ganancia en lazo abierto del amplificador. En otras palabras, indica qué tan bien responde el amplificador a las variaciones de la fuente de alimentación (positiva y negativa). Esto se representa mediante:

PSRR+=20logVOLVoV+ (35)

PSRR-=20logVOLVoV-, (36)

donde V _OL es la magnitud del voltaje de salida del amplificador; V ₊ y V _- corresponden a los cambios en la fuente de alimentación positiva y negativa, respectivamente. Para determinar el PSRR ₊ se usa la configuración de la Fig. 20, donde se observa que una señal en AC es conectada en serie con V _DD (en el caso del PSRR _¡ , se conecta una señal AC en serie con V _SS ), y mediante un análisis en AC se obtiene la respuesta correspondiente a la relación V _o /V ₊. Sabemos que A _DC,0 = 56.5 dB, entonces con ayuda del simulador se resuelve (35) y se obtiene la respuesta PSRR ₊ mostrada en la Fig. 21. En la Tabla IX se muestran las dimensiones de los transistores del amplificador RFC, y en la Tabla X se resume su rendimiento, donde se puede ver un mejor desempeño de los parámetros en comparación con el amplificador FC.

Figura 19 Respuesta en frecuencia en lazo abierto de ganancia y fase del amplificador RFC. 

Figura 20 Configuración en ganancia unitaria para medir el PSRR ₊. 

Figura 21 Respuesta de PSRR ₊ y PSRR-. 

Tabla IX Dimensiones de transistores del amplificador RFC. 

Transistor	g m /I D
W 0	19.08 μm
W 1a,1b	7.56 μm
W 2a,2b	7.56 μm
W 3a,4a	7.56 μm
W 3b,4b	2.52 μm
W 5,6	18.72 μm
W 7,8	25.2 μm
W 9,10	3.6 μm
W 11,12	18.72 μm

Tabla X Parámetros de desempeño del amplificador RFC. 

Parámetro	Valor
Power Supply [V]	1.2
CMOS Technology [nm]	130
gm ef [mS]	1
DC gain [dB]	56.50
GBW [MHz]	139.52
Cut frequency [kHz]	214.04
PM [°]	68
SR [V/μs]	41.96
1 % Settling Time [ns]	4.61
C L [pF]	1
I b [μA]	80
r o [kΩ]	668.34
Total current [μA]	160
Power [μW]	192
ICMR [V]	-0.33 to 0.43
Input offset voltage [mV]	0
Output offset voltage [mV]	27.54
CMRR (@2.9 MHz) [dB]	76.20
PSRR+ (@212 kHz) [dB]	121.62
PSRR- (@212 kHz) [dB]	135.00
IRN (1Hz - 100 MHz) [μVrms ]	59.67

6. Amplificador de dos etapas con compensación feedforward

En los amplificadores CMOS es complicado obtener un diseño de alta ganancia y un amplio ancho de banda porque éstos y otros parámetros (potencia, impedancia de salida, ruido, etc) se relacionan entre sí, haciendo del diseño un problema de optimización multidimensional [⁴]. Entonces, se pueden identificar amplificadores multi-etapa que son diseñados para tener una ganancia grande usando transistores polarizados con un bajo nivel de corriente. Y también están los amplificadores con un amplio ancho de banda que usan etapas simples con transistores polarizados con un alto nivel de corriente. Para aprovechar las ventajas de cada una de estas arquitecturas, existen amplificadores como el amplificador de dos etapas con compensación Miller (ver Fig. 2) visto en la Sec. 2. Como sabemos, en un amplificador Miller, el polo dominante es desplazado hacia frecuencias bajas debido al efecto del pole-splitting, resultando en estructuras de alta ganancia, adecuada compensación de fase, pero de menor ancho de banda. Entonces, para evitar este inconveniente en la Ref. [²²] se propone y se explica un esquema de compensación feedforward (CFF) para amplificadores multi-etapa sin usar capacitores de compensación. La arquitectura propuesta es un amplificador de dos etapas con CFF [²²,³³] que se muestra en la Fig. 22. Se observa que tanto la primer (M ₀-M ₄) como la segunda etapa (M ₅-M ₉) son un par diferencial de salida simple, y la etapa feedforward está implementada por los transistores M ₁₀ - M ₁₄. Este esquema usa un corrimiento de fase positivo de los ceros ubicados en el semiplano derecho, generados mediante una ruta feedforward para compensar el corrimiento de fase negativa de los polos. El par polo-cero es situado en frecuencias grandes para evitar componentes de establecimiento lentos asociados con la cancelación polo-cero a bajas frecuencias, lo cual ocasiona que el polo dominante (ubicado en frecuencias menores al segundo polo) sea cancelado junto con el cero [²²,³⁴]. Otra ventaja de este amplificador es que evita al capacitor de compensación, y así reducir espacio de integración y obtener mejoras en la corrección del P M, A _DC,0 y GBW [²²].

Figura 22 Amplificador de dos etapas con compensación feed-forward. 

6.1. Análisis en pequeña señal

El análisis se realiza con ayuda del circuito equivalente mostrado en la Fig. 23. La función de transferencia H _CFF y la ganancia en baja frecuencia A _DC,0 están dadas por (37) y (38), respectivamente.

HCFF(s)=ADC,01+AVCsωp1AVAAVB+AVC1+sωp11+sωp2, (37)

ADC,0=AVAAVB+AVC. (38)

Se observa que (37) es una función de segundo orden con un cero, donde ω _p1 , ω _p2 y ω _z son los polos y cero del sistema definidos por (39), (40) y (41), respectivamente.

ωp1=1CARA, (39)

ωp2=1CLRT, (40)

ωz=-ωP11+AVAAVBAVC, (41)

aquí A _{V A} , A _{V B} y A _{V C} son ganancias en baja frecuencia de la primer etapa, segunda etapa y compensación feedforward, definidas por (42), (43) y (44), respectivamente.

AVA=gm2RA, (42)

AVB=(gm7+gm14)RT, (43)

AVC=gm12RT, (44)

de las ecuaciones anteriores C _A es la capacitancia equivalente de la primer etapa del amplificador, y por último R _A y R _T son impedancias equivalentes, que están definidas en la Tabla XI.

Figura 23 Circuito equivalente en pequeña señal del amplificador de dos etapas con CFF. 

Tabla XI Definición de las capacitancias e impedancias equivalentes del amplificador CFF. 

C A = C db2 + C gd4 + C db4 + C gs6 + C gd14 C T = C db7 + C db9 + C gd9 + C db12 + C db14 + C L R A = 1/(g ds2 + g ds4 ) R T = 1/(g ds7 + g ds9 + g ds12 + g ds14 )

Considerando (42), (43) y (44) se puede representar a (38) como sigue:

ADC,0=gmefro (45)

donde g _mef es la transconductancia efectiva y r _o la impedancia de salida, que se definen como:

gmef=gm2RA(gm7+gm14)+gm12 (46)

ro=1gds7+gds9+gds12+gds14 (47)

Los amplificadores son utilizados en configuraciones de lazo cerrado con capacitores de retroalimentación, como el que se muestra en la Fig. 24. En estos casos una cancelación polo-cero puede no llevarse a cabo satisfactoriamente, debido a una doble aparición de un polo-cero. Por lo cual en la Ref. [²²] se desarrolla un análisis del circuito, obteniendo una optimización de las Ecs. (37)-(41). Para una explicación más detallada es recomendable la lectura de [²²]. Las ecuaciones de diseño optimizadas para este amplificador y garantizar la cancelación de ω _p1 y ω _z se definen como sigue:

ωp1≈βgm2(gm7+gm14)CA(βgm12+gT) (48)

ωp2≈βgm12+gTCL, (49)

ωz≈gm7+gm14gm12gm2CA, (50)

donde β= C ₂ /(C ₁ + C ₂ + C ₃) es el factor de retroalimentación y g _T = 1/(R _T ). Entonces, podemos observar que ω _p1 y ω _z deben ser muy próximos entre sí, sin importar el valor de las capacitancias [²²]. Si se reduce el valor de la capacitancia intrínseca C _A (salida de la primer etapa), incrementa la frecuencia de ω _p1 y ω _z , y la cancelación polo-cero ocurre en altas frecuencias ocasionando que la frecuencia esté controlada por ωp2 y así tener un amplio ancho de banda.

Figura 24 Amplificador con capacitor de retroalimentación. 

6.3. Simulación y resultados

La Fig. 25 muestra la respuesta en frecuencia en lazo abierto (de la ganancia y la fase), donde se observa que A _DC,0 = 47:64 dB, P M = 82° y GBW = 332.81 MHz son valores que cumplen con las especificaciones de diseño, y en efecto puede modelarse como un sistema de primer orden. Otro parámetro que se caracteriza mediante simulación es el output swing, el cual define qué tan cercana es la oscilación de la señal de salida a los voltajes de alimentación (V _DD y V _SS ) [⁵,⁴,³⁰]. Este se determina con el circuito mostrado en la Fig. 26, que es una configuración de un amplificador inversor, el cual cuenta con dos resistores R ₁ y R ₂, un capacitor de carga C _L y una fuente de entrada V _in, la cual realiza un barrido de -600 mV a 600 mV. La respuesta se muestra en la Fig. 27, donde la curva de transferencia entre V _in y V _out representa el output swing ubicando los voltajes máximo V _omáx = 275 mV y mínimo V _omín = -275 mV de salida del amplificador. En la Tabla XII se muestran las dimensiones de los transistores y la multiplicidad de cada uno de éstos, y en la Tabla XIII el rendimiento del amplificador CFF.

Figura 25 Respuesta en frecuencia en lazo abierto de ganancia y fase del amplificador CFF. 

Figura 26 Circuito inversor para medir el output swing. 

Figura 27 Respuesta de curva de transferencia entre Vin y Vout para medición del output swing. 

Tabla XII Dimensiones de transistores del amplificador CFF. 

Transistor	g m /I D	Multiplicidad
W 0	4.68 μm	1
W 1,2	23.04 μm	1
W 3,4	180 nm	1
W 5	4.68 μm	10
W 6,7	23.04 μm	10
W 8,9	180 nm	10
W 10	4.68 μm	40
W 11,12	23.04 μm	40
W 13,14	180 nm	40

Tabla XIII Parámetros de desempeño del amplificador CFF. 

Parámetro	Valor
Power Supply [V]	1.2
CMOS Technology [nm]	130
gm ef [mS]	124.48
DC gain [dB]	47.64
GBW [MHz]	332.81
Cut frequency [kHz]	1889
PM [°]	82
SR [V/μs]	42.53
1 % Settling Time [ns]	8.71
C L (pF)	1
I b1 [μA]	22
I b2 [μA]	222
I b3 [μA]	885
Total current [μA]	1129
r o [kΩ]	1.94
Power [μW]	1354
ICMR [V]	0.05 to 0.43
Input offset voltage [mV]	0
Output offset voltage [mV]	3.31
CMRR (@2.9 MHz) [dB]	47.7
PSRR+ (@1.3 MHz) [dB]	67
PSRR- (@1.8 MHz) [dB]	46.56
IRN (1Hz - 100 MHz) [μV rms ]	72.95

7. Comparación de amplificadores

Los amplificadores son parte importante en el diseño analógico de circuitos integrados, y cada topología presenta distintas características que resultan adecuadas para diferentes aplicaciones. En la Tabla XIV se muestra la comparación de parámetros de desempeño de los amplificadores diseñados con las características de desempeño mostradas en la Tabla III. La mayor transconductancia efectiva se presenta en el amplificador CFF con g _mef = 124.29 mS, sobrepasando por mucho al amplificador FC que cuenta con g _mef = 637 μS. La mayor ganancia se obtuvo con RFC, A _DC,0 = 56.5 dB, mostrando que es mejor alternativa al amplificador FC que muestra A _DC,0 = 49.9 dB. El ancho de banda de los amplificadores FC y Miller es cercano al indicado en la Tabla III, con 91.2 MHz y 97.56 MHz, respectivamente, y los amplificadores RFC y CFF lo sobrepasan (139.52 MHz y 332.81 MHz, respectivamente). Estos últimos también son los que presentan un mayor SR con 41.96 V/μs y 42.53 V/μs, respectivamente. El amplificador con mayor impedancia de salida es el RFC con r _o = 668.34 kΩ y el que presenta menor impedancia es el CFF con r _o = 2.57 kΩ. Como sabemos, la corriente de drenaje es directamente proporcional a las dimensiones del transistor (13), por lo cual el amplificador con mayor consumo de corriente es el CFF con 124.29 mA. Los amplificadores FC y RFC consumen la misma corriente (160 μA), con lo cual se puede confirmar un mejor rendimiento y eficiencia de potencia del RFC sobre el FC. El amplificador Miller consume una corriente total de 120 μA. Este último presenta la menor potencia consumida con 144 μW.

El análisis de los amplificadores muestra diferentes valores de ancho de banda, ganancia, fase y velocidad de respuesta como parámetros críticos de diseño, así como un área de diseño y consumo de energía específicos. Es importante señalar que, para la metodología aquí descrita, si se reduce al 50 % el ancho de todos los dispositivos, los amplificadores ocupan el 50 % de área y usan el 50 % de la corriente de polarización, lo cual lleva a un menor consumo de potencia, pero también el ancho de banda y la velocidad de respuesta presentan una reducción aproximada del 50 %.

Para realizar una comparación de la utilidad general de los amplificadores, suponer que es de interés hacer la síntesis de un filtro pasa-bajas, que se muestra en la Fig. 28 [³⁵], y suponer que se desea una frecuencia de corte en 1.0 MHz. El circuito es un integrador o filtro pasa-bajas con pérdida, cuyo polo es determinado por el reciproco del producto R _T C _T .

Figura 28 Filtro pasa-bajas de primer orden o integrador con perdida. 

La función de transferencia que describe el comportamiento del integrador es

y la frecuencia de corte está definida por

donde g _m es la transconductancia efectiva del amplificador, R _T = r _o ||R _L es el paralelo de la impedancia de salida r _o y la impedancia de carga R _L , y C _T = C _o + C _L es la suma de la capacitancia intrínseca de salida C _o y la capacitancia de carga C _L . Si R _L = 159 kΩ y C _L = 1 pF nótese que el primer factor en (53) corresponde a una frecuencia f _c = 1 MHz, sin embargo porque cada amplificador tiene diferente impedancia de salida, el segundo factor provocará un corrimiento de f _c que depende del amplificador usado (ver Tabla XV), y otro factor de corrimiento es el efecto de C _o mostrado también en Eq. (53). El desempeño del integrador se muestra en la Fig. 29, y en la Tabla XV se presenta el valor de la frecuencia de corte obtenida y el porcentaje en el corrimiento obtenido. De acuerdo a la Tabla XV los amplificadores que más se acercaron a 1 MHz fueron FC y RFC, debido a sus altas impedancias de salida r _o = 519 kΩ y r _o = 668.34 kΩ, respectivamente. Los amplificadores Miller y CFF, siendo amplificadores de dos etapas, mostraron un corrimiento mayor debido a su menor impedancia de salida con r _o = 18.39 kΩ y 2.57 kΩ, respectivamente. Nótese que otro efecto de corrimiento ocurre con la ganancia:

Figura 29 Respuesta del filtro pasa-bajas de primer orden con pérdida. 

Lo anterior muestra que las características del amplificador deben tomarse en cuenta en la síntesis. Una configuración donde sólo se requiera controlar la posición del polo, es mostrada en la Fig. 30, cuya función de transferencia y frecuencia de corte son:

donde g _mef es la transconductancia efectiva, r _o es la impedancia de salida y C _L la capacitancia de carga. Esta opción de diseño no sólo omite el uso de un resistor sino que, considerando el valor de g _mef y r _o , se define el valor de C _L y tener la frecuencia de corte requerida. Con esta estrategia cualquier amplificador puede ser usado, se reduce el área de integración y se elimina una potencial fuente de ruido térmico. Para un valor de capacitancia fijo, C _L = 1 pF, la respuesta se muestra en la Fig. 31, donde la frecuencia f _c es el único parámetro variable. Es importante señalar que la respuesta de los amplificadores multi-etapa presentan un mayor corrimiento en frecuencia en comparación al esperado, debido a que presentan más elementos que intervienen en el comportamiento de la función de transferencia, por lo que también es válido tomar ventaja del simulador e inferir la capacitancia C _o . Por ejemplo, para el amplificador Miller debe considerarse la condición de estabilidad (9), lo que indica que el capacitor C _c también debe cambiar para un determinado C _L . Para el caso de obtener una frecuencia f _c = 1 MHz, usando (56) se obtienen valores de C _L muy grandes (Miller = 3.89 nF, FC = 101 pF, RFC = 159 pF, CFF = 19.78 nF) lo cual hace inconsistente su implementación, ya que el espacio de diseño sería muy grande y es un punto crítico que debe evitarse. Por lo tanto, de acuerdo al comportamiento observado en el filtro pasa-bajas, puede verificarse que al no considerar parámetros básicos de cada amplificador (g _m y r _o ), la respuesta del filtro es diferente, lo que demuestra que el amplificador debe ser diseñado a la medida de la aplicación.

Figura 30 Filtro pasa-bajas con ganancia unitaria y polo ajustable. 

Figura 31 Respuesta de filtro pasa-bajas con ganancia unitaria y polo ajustable. 

8. Conclusiones

Se presentó la descripción y análisis de los amplificadores Miller, FC, RFC y CFF, de los cuales se mostró su aproximación a un sistema de primer orden. También se presentó la metodología g _m /I _D como una alternativa al diseño de amplificadores CMOS utilizando curvas de desempeño de parámetros del transistor usando directamente la tecnología de fabricación (para este trabajo se utilizó una tecnología CMOS de 130 nm). Se determinó que con la aproximación de un sistema de primer orden de los amplificadores se puede utilizar la metodología g _m /I _D de una manera sencilla y práctica para el diseño, específicamente para el dimensionamiento de transistores (NMOS y PMOS). También se mostró la medición, mediante simulación, de diferentes parámetros de desempeño mediante el uso de diferentes configuraciones del amplificador. Sabemos que los amplificadores son parte importante en el diseño de circuitos analógicos y en este trabajo se mostró que cada topología presenta distintas características que son adecuadas para diferentes aplicaciones. Se realizó un circuito pasa-bajas en lazo abierto y lazo cerrado, donde se muestra el efecto de los parámetros fundamentales (g _m y r _o ) del amplificador en el cual puede verificarse que al no considerar estos parámetros básicos, la respuesta del filtro es diferente, lo que demuestra que no es el amplificador el que se ajusta a una aplicación sino que la aplicación impone las características de desempeño al amplificador, y justifica por qué su diseño es a la medida.