Resumo

TORRES, D.; CORTEZ, J.  e  GONZALEZ, R. E.. Semi-formal specifications and formal verification improving the digital design: some statistics. J. appl. res. technol [online]. 2009, vol.7, n.1, pp.15-40. ISSN 2448-6736.

En el presente trabajo se propone una mejora a la metodología del ciclo de diseño digital tradicional. La contribución principal es la generación de un conjunto de propiedades a partir de una especificación semi-formal de requerimientos, que permiten la verificación formal automática de una máquina de estados finitos (FSM). Estas propiedades se escriben en el lenguaje PSL. Se muestra cómo, a partir de las propiedades, se puede obtener código VHDL que implementa la máquina de estados. Nuestros resultados muestran que la metodología de diseño propuesta resulta en una disminución del tiempo requerido para realizar la verificación.

Palavras-chave : Formal verification; assertion based verification; finite state machines; semi-formal specification; model checking tool.

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